全数字时域智能温度传感器实现了140个逻辑单元的FPGA
全数字时域智能温度传感器实现了140个逻辑单元的FPGA
Poki陈，会员，IEEE的周一至洲源协，会员，IEEE的志远郑子凡政，春颜出
摘要：
为了探讨软知识产权实施的可能性，全数字智能温度传感器没有任何完全定制的设备，提出了超大规模集成芯片的电路系统。信号处理的是时间域而不是传统的电压或电流域。一个循环延迟线是用来产生脉冲的温度比例宽度。只是参考的是输入时钟和一个计数器，而不是电压或电流的模拟量到用于数字输出编码的数字转换器。该电路由实施现场可由编程门阵列芯片来实现功能验证与绩效评估。实现了至少140的逻辑单元，在整个系统运作集成电路温度范围为00C?750C内，智能传感器测得误差为0.80C~1.50C。有效的解决方案可使的误差小于10C，前提是消耗功率为8.42uW，并且以样品频率的1/2,即3kHz的频率。最长转换时间约为260s。
引言
随着科学技术日新月异的发展，市场上出现了各种高性能和低成本的系统。由于市场效果显着增长，小芯片尺寸精度高的智能温度需要感应器变得比以往任何时候都强烈。此外，在系统低功耗智能温度传感器需要电池供电，以提高电池的耐用性和减少自身的传感器在集成中加热造成的错误，是非常重要的。对于巨大的成本降低和直接在芯片计量温度，标准数字CMOS工艺必须通过这样的温度传感器可完全整合进入超大规模集成电路芯片。
随着时间的推移，模拟到数字转换器（ADC）是温度传感器集成到撰写所谓的为方便智能接口或智能温度传感器以超大规模集成电路芯片。传统智能温度传感器的典型框图如图1所示。低消耗是芯片上智能温度传感器的主要问题。但是，它通常伴随着较低的精度和有限测量范围。表一总结智能温度传感器的通用规格大多数应用[1]。测试的温度随着温度传感器转换的电压或电流信号的变化而变化，那么相应的ADC是用于以后的数字输出编码[1]。超过10位的ADC通常是以牺牲大芯片面积和高功率消耗来取得必要的温度分辨率。为更好的兼容性与标准CMOS工艺，温度传感器通常利用寄生双极结晶体管（BJT）为传感温度 [2] - [4]。虽然硅能带隙电压是最好的选择综合参考，但其导热系数不能被减少到零准确，总有一些曲率的特点曲线。一个复杂的双温度校准通过外部微控制器降低70C~10C的误差[5]。在0.7um的CMOS工艺中，晶体面积为1.5mm2。另外，校准工作由聚保险丝在温度测量夹头修剪，以减少1~+50C的外部误差[6]。在0.6um的CMOS工艺中晶片面积增加至3.3 mm2。最近，一个国家的最先进的智能温度传感器，提出了实现准确性为10C（3σ），测温范围为-550C ~1250C[7]。
图1 传统的智能温度传感器的典型框图
表1智能温度传感器的通用规格
从以上的讨论，大多数研究的传统智能温度传感器的重点是测量误差减少。较高的准确度，通常是校准变得更复杂和芯片尺寸较大和功率消耗需要较高。使传统智能温度传感器很少适用于低成本的应用程序，甚至很难用于超大规模集成电路芯片上集成。
图2 前温度传感器的简化电路
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图3 时域智能传感器电路框图
图4 时域智能传感器概念框图
为了大幅度降由低智能传感器组成的超大规模集成电路的成本，提出一种新颖的时域智能传感器。其概念框图如图3所示而不是图2，与图1相似除了信号是用时域处理的。脉冲发生器将温度信号转化为宽度成正比的脉冲信号。虽然，测量误差为-7~+90C，不是很理想，但器芯片尺寸减少到0.175平方毫米，这比以前芯片的十分之一还要小，该芯片的最高功耗为10uW。线性度高的智能传感器被提出。测量误差和芯片面积进一步减少到0.600C和相同的台积电0.35微米CMOS工艺0.09平方毫米[12]。
然而，传统与否，对这些智能传感器，全定制设计是有必要的。由于每个关键单元都是手工制作，使得移植数字集成电路变得很困难。为了缓解片上的应用和知识产权（IP）的重用，在该文中提出全数字时域智能温度传感器。与标准电池相比其结构简单,该传感器的目的主要是：电路或大型积体电路(SOC)整合故障或监控温度。需要没有off-chip装置,如温度敏感的探头或监控集成电路，可以使过热的风险所造成的损坏元件失效达到最小化。
该文章的结构如下。第二章详细介绍了主电路的提议传感器。相应的实地规划闸阵列FPGA实现了第三部分。第四部分说明了实验结果。最后,给出了一个结论在第五部分。
二、电路的描述
所提出的全数字智能温度传感器的结构图与图3相似，除了电路中的标准数字大门。在数码芯片,基准时钟不仅仅是传感器时间基准的参考。虽然系统时钟需要经过时钟树缓冲器也受温度变化,只有系统时钟延迟是热的影响和时钟周期仍保留。一开始就可以很容易地使同步信号与系统时钟来消除时钟延迟的热变化。这是数字化智能温度传感器的第一个重要的优点。对于时间—数字转换器的传感器一个简单的计数器就足够,如果时域温度传感器产生的脉冲够宽。另外,产生的脉冲越宽,时钟速率越缓慢,由于时钟的影响，可以直接压制时钟抖动。这是智能传感器的第二个优点。对于一个给定的时钟频率,如何设计一个温度敏感的数字脉冲发生器,产生一个足够宽的脉冲是个问题。图4显示了智能温度传感器的概念性电路。用50赫兹的时钟信号,产生的时钟脉冲宽度应为几十或几百微秒，温度传感器的准确性达到0.100C。
对于芯片上的基本门，p通道门控制源电流。那些串/并联系列pMOS晶体管、采购门电流可以被看作是一个等价pMOS。同样,一个等价nMOS晶体管控制反向电流。在温度变化、传导的影响下，基本门控制的导通性与由一个nMOS和pMOS组成的晶体管相同。通过忽略速度饱和的影响，通道长度调制和其他非理想特性的简单，根据与等效跨导，为nMOS和pMOS晶体管阈值电压的一阶近似的传播延迟可以得出。当温度增加，流动性和门限电压两个减少。温度越高，传播延迟变得越长。因此，要么是门要么是组成其他基本数字式单元组成的延迟线可以作为一种时域部分的绝对温度(PTAT)电路,拥有一个更简单的结构。
然而,超大规模集成电路技术的发展速度如此之快,导致标准电池的延迟变得非常小。延迟线的长度必须格外长，才能满足测试温度范围。本文采用一种循环延迟线[15] 解决了延迟释放不合理的要求,进行相应的电路的绘制,如图4.对于一个预设循环时间N是准确减少延迟线条长度的一个因素。
图4 修正电路的智能温度传感器
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图5
图6 改善的循环延时线
图7 固定脉冲的示意图。
虽然可通过循环利用节省芯片尺寸,如果循环延迟线的高宽比不同，则循环延时脉冲会被缩减或伸展[15]。作为简化图，如图5所示。延迟线上不同的非均匀门有不同的的驱动能力和负载能力。导致脉冲在传送过程收缩或拓宽。由于制程变异，总是存在一些不匹配的逻辑门。当一个较大的循环次数设置为节省芯片面积，脉冲缩/脉冲拉伸机制将有一个对循环延迟线性能更为深刻的影响。在循环达到要求之前防止循环脉冲饱和环流消失。如图5（a）和（c）所示，固定脉冲发生器是采用刷新每个周期为预定值的脉冲宽度，如图7所示。由于固定的脉冲发生器的输出是同步的参考时钟，脉冲宽度可以调整到一个的超大规模集成电路芯片，以确保循环延迟线正常工作。在固定脉冲发生器原理图如图7所示。最初开始= 0，固定脉冲输出和整个延迟线被清除为0，计数器的宽度也清除了固定地输出脉冲。在信号的上升沿开始时，固定的脉冲输出设置为1，宽度计数器开始计数。当宽度达到数M是，宽度计数器停止计数，复位信号发出明确的D型触发器DFF2。反过来，固定脉冲输出被强制为0，再次使输出脉冲宽度大约等于MT。同样，当延误线路输出的上升沿和宽度计数器计数到达M时D型触发器DFF1清除。输出脉冲宽度仍维持MT，并成功解决了由脉冲缩减/脉冲拉伸延迟线的循环机制所造成的问题。
三、FPGA实现
为了验证所提出的全数字电路智能温度传感器的可行性，通过基于FPGA的实现来验证功能和评估性能。由于温度传感器结构简单, 可利用Altera ACEX 1 K系列一块小FPGA芯片组成lowgate计数电路实现。在FPGA结构中最小的逻辑元件（LE），结构紧凑，提供高效的逻辑。每个LE包含一个4-input查表（查询表），这个查询表能很快判断任何功能上四个变量。此外，每个LE包含一个可编程的触发器，该触发器启用同步时钟，一个进位链，一个串联链实现其逻辑功能。LEs是通过寻址渠道组成复杂逻辑电路连接。ACEX 1 K系列被简化的LE逻辑图如图8和对应的计时的模型和简要的设备特点分别如图9和表II所示。除了发送和寄生作用外，组合LE的传播延迟大约是tLUT+tCOMB=1.8ns。在系列连接中延迟线可以直接地作为多延迟缓冲，并且延迟缓冲包括各种各样的LEs。在逻辑编辑期间，当编程延迟缓冲时，由于综合低估或netlist优化为运用减少和速度改进自动地被激活
，故应该采取特殊处理。因为缓冲区输出与缓冲输入是逻辑上等效的，所有延迟缓冲在综合低估以后将被省去，如果是常规HDL (硬件描述语言)、 eclaration被采取。要解决这个问题，多数合成器为低估或优化禁止提供一些综合属性。与Altera Quartus II发展环境、逻辑选择“实现输出的逻辑单元”可以设定在Quartus II GUI被设置强迫逻辑编译器保留所有导线或结要求。相反，在硬件描述语言(VHDL)中，属性”保持“类似“同步环线保持”，一条由4600LEs系列组成的线性延迟线在室温下进行模拟，会出现9.85us延误，该延误由于太短，总比传感器带来0.10C的误差要好的多，如图11所示。另一方面，延迟可以估算，结果为ns =8.28us，与模拟值相当接近，在设计阶段可作为近似值。由于路径和寄生效应导致了差异。然而实际延迟是模拟或估计值的三分之一还不到。它使线性延迟线区域无结果和不合适便宜的应用。
图8 ACEX 1 K 系列 FPGA.芯片的简化结构图
图9
表2
ACEX 1 K装置特点
图11 定时模拟4600-LE线性时滞线
图12以4600 LEs和64循环倍循环延迟线的时间模仿
表3延迟线路长度、循环时间不同组合
图13 实验测试时间结果
图14 在循环延时线中LEs和N不同组合所测值
表4 测量误差、有效分辨率、电力消耗
作为结果, 当维护整体延迟太久需要改进时，须激活延迟线的循环机制减少延迟线的必需的长度。图12说明循环延迟线的时间模仿以4600 LEs和64循环倍。最后,总延误,631.3s,变得足够大。表III总结延迟线长度和循环时间的可实现的组合确保有效的分辨率优于0.10C。实现其他同样传感器组成电路需要LEs的数目是大约是70个。从理论上讲，缩短了延迟线，芯片尺寸就会变小。然而，由于更加深刻的自身加热的作用，会影响到传感器的测试。如果循环的次数成倍增加，则循环延迟线中单元自身的热量将会越多。由于缺乏精确模拟热敏感,支持Quartus最佳延迟线长度和循环时间只能通过实验确定。
四 实验结果
为了了解数字智能传感器的性能、FPGA板与50MHz基准时钟,是专为电路实现和绩效评估的。没有固定的脉冲发生器，定时循环延时符合4600LEs和64循环，先确定它的测量功能，并找出仿真和测量的问题。与图11相比，测量周期延时只是2.64us就是26.8%的模拟值。另外,每个周期变化的脉冲宽度高达200ns。这证明了这种必然性的固定脉冲发生器在我们的设计中。
为了评估基于FPGA的智能传感器，提出一个可编程序的温度和湿气房间MHU-408 LRBDA从-400C到1300C内完成每升50C进行测量。设计了一个8051作为数字处理器。以阶跃输入信号作为输入，数字信号作为输出的智能温度传感器。同样,一个Tektronix TDS5104数字示波器是用来验证时间的测量系统。所有的组合列如表3所示，在芯片大小和传感器测量中描绘出了最优方案见图14。
不同于常规充分风俗版本[1]-[12]，热的线性数字延缓单元不可能由长宽比优选或偏压调整，更多曲度预计存在于测量结果如所显示图14所示。从图14中可知，循环时间越短，标尺分辨率的循环时间就越长，并且更大的自身热效应不但能得到跟高的功耗，由于积极的热系数门时滞（如上所述），也能得到更大的数字输出。为结构评估和性能比较, 一个数字式第二级次的曲度更正相似于那些常规电压领域巧妙的传感器[16] 通过外部的帮助在个人计算机上执行，其中各种组合如表3所示。实验结果如图17所示。在校准后，其所有误差都在1.50C之内。在-2.5v电源下，以1/2的样品转换率，其有效地分辨率和电力消耗总结结果如表4所示。其中，随着4096循环时间，74-LE微小循环，以消耗8.42uW的功率作为代价，将最小误差降到-0.70C到0.90C之间。它是用于进一步的测量方法。
自从提出的智能温度传感器主要针对SOC或超大规模集成电路系统集成如前所述,它通常是足够的片上的传感器，其温度范围为00C ~75 0C。要摆脱曲度更正的重的负担，采取二温度定标计划相似于那前时间领域智能传感器[11]，[12]。一个简单的刻度线是合适的测量结果不确定度之间时,两个校准温度150C，650C,利用HSPICE模拟软体可以减少错误,因为在0 0C ~750C范围内每个测试芯片实现了测量误差不超过1.50C~8 0C温度范围。十个测试片用于检测处理变异的作用。根据测试温度的价值，提出的时间领域温度传感器引起的长时间的推迟少于260us，必要时，测量速率至少要3kHz。
五 结论
提出一种全数字CMOS具有极其微小的芯片面积和低功耗的智能温度传感器。
所有的信号是在时间域内处理的，而不是在电压或电流域。不使用任何全传统的单元，可用140LEs在FPGA芯片实现电路。在2.5v电源下，以1/2的样品转换率。可使得电力消耗达到8.42uW。分辨率小于0.10C的很容易设计，这使得温度传感器在低电力、低成本的超大规模集成电路中很有优势。在最长转换时间为260us情况下，转换率为3kHz的测量是可以实现的。综上述，最新的智能温度传感器的性能比较如表4所示。
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