数字化变电站中高精度同步采样时钟的设计
数字化变电站中高精度同步采样时钟的设计
谢 黎 , 黄国方 , 沈 健
(国网电力科学研究院/ 南京南瑞集团公司 , 江苏省南京市 210003)
摘要 : 在数字化变电站的应用中 ,对同步采样时钟要求高稳定和高精度 ,其实现关键在于消除同步
采样时钟的误差。文中从分析同步采样时钟误差产生的原因出发 ,利用全球定位系统 ( GPS) 接收
机输出 GPS 时钟误差分布的特点和晶振频率在短时间内的相对稳定性及现场可编程门阵列
(FPGA) 的高速数字信号处理的特性 ,采用相应处理措施消除了晶振频率偏差对同步采样时钟的
影响 ,实现了 GPS 时钟在短时间内出现较大偏移或扰动时对其进行人为补偿 ,从而保证了采样时
钟的精确同步 ,为数字化变电站的设计应用提供了一种高稳定、高精度的同步采样时钟设计方法。
关键词 : 晶振 ; 数字化变电站 ; 时钟网络 ; GPS 时钟 ; 同步采样时钟 ; FPGA
中图分类号 : TM764
收稿日期 : 2008207228 ; 修回日期 : 2008209205。
0 引言
数字化变电站是当今电力系统变电站综合自动
化技术发展的一个趋势[122 ] 。在数字化变电站的设
计应用中 ,将需要测量的电压、电流等模拟量信号经
过光电互感器同步采样成数字量后送到合并单元 ,
再由合并单元将所采集到的信息利用 IEC 61850 标
准组帧后送到数字式保护测控单元 ,由保护测控单
元根据接收到的信息完成保护测控功能。要保证保
护测控装置正确完成保护控制功能 ,就必须对相应
信号进行精确的同步采样。数字化变电站中同步采
样时钟产生的过程如下 :全球定位系统 ( GPS) 接收
机接收到 GPS 时钟信号后将 GPS 时钟信号以脉冲
时间信号(包括秒脉冲和 GPS 时间) 或 IRIG2B 码形
式发送到变电站的 GPS 时钟网络中 ,合并单元的时
钟处理模块从中获取 GPS 时钟后将其作为同步信
号 ,再依靠时钟处理模块外接晶振直接分频后产生
同步采样时钟。
从同步采样时钟的产生过程可以看出 ,同步采
样时钟的偏差由以下 3 部分构成 :
1) GPS 时钟误差。在实际应用中 , GPS 接收机
产生的 GPS 时钟信号 (秒脉冲或 IRIG2B 码准秒时
刻) 的精度和稳定性难以一直保持在一种很好的状
态下。在卫星失锁或卫星时钟实验跳变的情况下 ,
GPS 时钟误差甚至达上百毫秒[3 ] ,这样的偏差显然
达不到同步采样所需的精度要求。同时 ,合并单元
的 GPS 处理模块是从 GPS 时钟网络中获取时钟信
号从而进行采样时钟同步的 , GPS 时钟网络难免会
遇到外部干扰。因此 ,在 GPS 接收机输出的时钟误
差比较大或时钟网络受到干扰时必须采取补救措
施 ,以满足同步采样的精度要求。
2) GPS 时钟与第 1 个同步采样时钟之间的时
间误差。从检测到 GPS 时钟到第 1 个采样时钟的
产生有一定的延时 ,其主要由硬件处理速度决定。
3) 晶振频率的误差。同步采样时钟是由晶振直
接分频得到的 ,但晶振本身的频率与它的标称频率
间有一定误差 ,从而造成分频出来的采样时钟与理
想状态下需要的采样时钟之间的误差 ,且该误差随
着时间不断累加。
本文从分析数字化变电站中的时钟网络开始 ,
分析了 3 种导致同步采样时钟误差产生的原因 ,并
采取相应措施减少各种误差 ,进而设计出基于 GPS
的高精度同步采样时钟。
1 数字化变电站中的时钟网络
数字化变电站中的时钟网络主要有 GPS 时钟
网络和同步采样时钟网络 2 种 ,其配置见图 1。
图 1 数字化变电站中的时钟网络
Fig. 1 Clock net in the digital substation
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第 33 卷 第 1 期
2009 年 1 月 10 日
Vol. 33 No. 1
Jan. 10 , 2009
GPS 时钟网络是全站的时钟网络 ,为全站装置
提供统一的 GPS 对时(包括准秒时刻和时间信息) 。
同步采样时钟网络是局部的时钟网络 ,每个合并单
元从 GPS 时钟网络中获取 GPS 时钟后将其作为同
步信号 ,再依靠时钟处理模块外接晶振直接分频产
生同步采样时钟 ,从而形成一个单独的同步采样时
钟网络 ,为连接在合并单元上的光电互感器提供同
步采样时钟。从同一同步采样时钟网络获取的同步
采样时钟的误差相同 ,因此 ,它们相互之间是绝对同
步的。而不同的同步采样时钟网络之间的同步采样
时钟误差是不一样的 ,因此 ,不同的同步采样时钟网
络之间的同步采样时钟并不是完全同步的 ,存在一
定的误差。
本文设计的高精度同步采样时钟就是让不同的
同步采样时钟网络之间的同步采样时钟能达到高精
度同步。
2 误差分析与处理
2. 1 GPS 时钟与第 1 个同步采样时钟之间的时间
误差分析与处理
GPS 时钟处理模块从检测到 GPS 时钟到产生
第 1 个同步采样时钟有一个时间过程 ,其主要由
GPS 时钟处理模块中信号处理芯片的处理速度决
定。微控制器 (MCU) 或数字信号处理器 (DSP) 等
芯片的处理由指令来控制 ,指令本身有指令周期 ,再
加上硬件延时 ,其处理时间将达到微秒级。而现场
可编程门阵列(FPGA) 等逻辑处理芯片由于是基于
查找表结构的逻辑实现和内部进程并行处理的方
式 ,其处理时间是纳秒级。
利 用 Altera 公 司 FPGA 开 发 设 计 工 具
Quartus Ⅱ712 中内部逻辑分析仪 Signal Tab Ⅱ在
线观测出 FPGA 从接收到 GPS 时钟 (上升沿有效)
至第 1 个同步采样时钟 (下降沿有效) 产生的时序 ,
见图 2。
图 2 第 1 个同步采样时钟时序
Fig. 2 Sequence of the first synchronous sampling clock
FPGA 利用 2 个晶振时钟周期就可完成从检测
出 GPS 时钟到产生第 1 个同步采样时钟的过程 ,再
考虑一定的硬件延时 ,其处理过程不会超过 3 个晶
振时钟周期。
2. 2 由晶振频率偏差引起的同步采样时钟误差分
析与处理
同步采样时钟是根据 GPS 时钟由晶振直接分
频后产生。理论上只要晶振频率保持恒定 ,采用附
录 A 中所示误差补偿方法可使同步采样时钟的误
差累加控制在 1 个晶振时钟周期内。
但实际应用中 ,晶振的频率不可能保持恒定不
变 ,总会产生一定的漂移。晶振频率漂移的主要原
因是晶振内晶体的物理化学性能随温度变化而产生
变化[4 ] 。在很短时间 (几秒) 内晶体温度变化很小 ,
晶振频率也比较稳定。利用晶振的这个特性采用附
录 A 中所示的误差补偿方法 ,可将由于晶振频率偏
差所引起的同步采样时钟的误差在下一次 GPS 时
钟到来之前始终控制在 100 ns 内。
2. 3 GPS 接收机输出时钟误差分析与处理
GPS 时钟的意义在于上一个 GPS 时钟后由晶
振频率偏差引起的同步采样时钟误差不会影响到下
一个 GPS 时钟到来后的同步采样时钟的精度。但
GPS 时钟也不是绝对精确的 , GPS 接收机输出 GPS
时钟与协调世界时间(U TC) 之间的误差 t 服从正态
分布 N (0 ,σ2 ) [526 ] ,其中σ为标准差 ,与 GPS 接收机
相关。令
z = t
σ (1)
则 z 服从标准正态分布 N (0 ,1) ,如图 3 所示。
图 3 标准正态分布
Fig. 3 Standard normal distribution
本文 GPS 接收机为 Motorola 公司的 M12 T ,
其接收卫星时钟的标准差σ= 50 ns。依据式 (1) 和
查标准正态分布表可得 t =σ= 50 ns 时 , GPS 时钟
与 U TC 误差落在 50 ns 内的概率为 P1 = 01682 8 ;
t = 4σ= 200 ns 时 , GPS 时 钟 与 U TC 误 差 落 在
200 ns内的概率为 P1 = 11000 0 ,可见 GPS 时钟有
很高的精度。但在卫星失锁或 GPS 接收机输出的
GPS 时钟受到干扰时 , GPS 时钟误差有可能达到近
百毫秒。针对这种情况 ,文献[728 ]中都设计了一种
修正方法。
本文利用前面所分析的晶振频率在短时间内的
相对稳定性设计了一种通过添补 1 个或几个精确的
GPS 时钟的方法 ,使得同步采样时钟能得到精确同
步 ,具体的实现原理详见附录 B 。
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2009 , 33 (1)
3 高精度同步采样时钟的设计与实现
3. 1 硬件设计
31111 硬件总体实现方案
数字化变电站中高精度同步采样时钟实现的完
整方案如图 4 所示。
图 4 高精度同步采样时钟实现总体方案
Fig. 4 Overall plan of realizing high accuracy
synchronous sampling clocks
31112 晶振的选择
在当前的数字化变电站的应用中 (见图 1) ,同
步采样时钟网络是建立在 GPS 时钟网络基础上的 ,
不同的同步采样时钟网络之间虽有一定的误差 ,但
这个误差由于有 GPS 时钟的存在是可控制的。同
时 ,当前应用并没有要求在 GPS 失效后还能保持较
长时间的广域意义上的高精度同步采样 ,一旦发现
GPS 失效 ,保护测控单元将闭锁防止误动。而且根
据前面对高精度同步采样时钟误差的分析 ,由晶振
频率偏差所引起的同步采样时钟误差可以通过补偿
方法控制 在 100 ns 内 ,因此 ,主要考虑由 GPS 时钟
的误差而引起的同步采样时钟误差。而在对 GPS
时钟误差的处理过程中 ,晶振稳定度只在合并单元
的 GPS 时钟处理模块工作在等待有效 GPS 时钟状
态并对接收到的 GPS 时钟信号进行假定有效性判
断时才用到。真正判定接收到的 GPS 时钟信号是
否有效时 ,晶振的频率稳定度已经没有任何影响。
因此 ,可选择比较普通的低成本的贴片晶振 ,没必要
采用价格昂贵的温度补偿或恒温晶振。随着数字化
变电站在今后的大量普及和设计要求的提高 ,数字
化变电站的设计应用中如果需要进行广域意义上的
同步采样 ,则需将普通晶振换成温度补偿甚至恒温
晶振 ,使得即使在某一处 GPS 时钟失效时 ,系统所
要求的同步采样时钟精度还能在相当长的一段时间
内得到满足。
本文 选 择 的 是 KC7050C2C3 型 标 称 频 率 为
501000 0 M Hz 的晶振 ,其在 - 10 ℃～70 ℃的工作
温度范围内的频率稳定度为 ±0. 005 % ,可算得其工
作频率区间为(491997 5 M Hz ,501002 5 M Hz) 。
31113 GPS 时钟处理模块处理芯片的选择
FPGA 是当前新兴的一 种电子 设计自动 化
(EDA) 技术 ,是作为专用集成电路(ASIC) 领域的一
种半定制电路而出现的。在信号处理和整个系统的
控制中 ,FPGA 不但能缩减电路的体积、提高电路的
稳定性 ,而其基于查找表结构的逻辑实现和内部进
程并行处理方式可极大地提高信号处理的速度。
在高精度同步采样时钟的设计中考虑到需对
GPS 接收机输出的时钟信号进行快速实时处理 ,以
满足同步采样所需精度要求 ,2. 1 节提到的 MCU
或 DSP 所设计的硬件电路都达不到这种实时处理
速度 ,故高精度同步采样时钟的设计在硬件上采用
FPGA 实现。本文采用 Altera 公司 Cyclone Ⅱ系列
的 EP2C8 T144I8 进行 GPS 时钟处理模块的硬件设
计。
3. 2 功能实现
本文采用 V HDL 语言实现高精度同步采样时
钟的逻辑功能 ,开发工具为 Quartus Ⅱ712。
高精度同步采样时钟的产生基于 GPS 时钟。
由第 2 节误差分析可知 ,同步采样时钟误差由 3 种
误差累加而成 :第 1 种误差为 GPS 时钟与同步时钟
后第 1 个同步采样时钟间的时间误差 ,可通过选取
FPGA 作为信号处理芯片将其误差控制在 3 个晶振
时钟周期(本文为 60 ns) 以内 ;第 2 种误差是由晶振
频率偏差引起的同步采样时钟误差 ,可按附录 A 介
绍的误差处理方法设计出晶振误差补偿进程来完
成 ,处理后晶振误差引起的同步采样时钟误差为
5 个晶振周期 (本文为 100 ns) 左右。可见 ,前 2 种
误差引起的同步采样时钟误差累加不超过 8 个晶振
时钟周期(本文为 160 ns) 。因此 ,要获取高精度的
同步采样时钟 ,关键在于要对影响同步采样时钟精
度的第 3 种误差 ,即 GPS 时钟的偏移进行处理。
可将 GPS 时钟处理模块的运行划分为 4 个稳
定状态 :初始等待有效 GPS 时钟态 T0、假定 GPS
时钟有效状态 T1、正常工作状态 T2 和亚正常工作
状态 T3。在 FPGA 中可以设计如图 5 所示的有限
状态机作为 FPGA 内部主进程来实现 GPS 时钟处
理模块的整个工作流程。其状态转移的触发条件是
依据上述高精度同步采样时钟的产生原理在辅助逻
辑处理进程中产生。
图 5 GPS 时钟处理有限状态机
Fig. 5 Finite state machine of processing GPS clock
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·研制与开发 · 谢 黎 ,等 数字化变电站中高精度同步采样时钟的设计
GPS 时钟处理模块要实现高精度同步采样时
钟功能 ,可通过采用 2 个合并单元和 1 个 GPS 接收
机构成如图 1 所示时钟网络后进行论证。2 个合并
单元采用同一 GPS 时钟网络中的 GPS 时钟作为同
步信号输入 ,分别输出 2 个同步采样时钟。通过快
速切断合并单元 2 的 GPS 时钟输入并快速恢复正
常 ,合并单元 2 的 GPS 时钟输入受到干扰 ,利用示
波器持续比较 2 个合并单元输出的同步采样时钟 ,
发现整个过程中 2 个同步采样时钟间的偏差不超过
500 ns。利用开发工具 Quartus Ⅱ712 中的内部逻
辑分析仪 Signal Tab Ⅱ,在线观测出合并单元 2 的
GPS 时钟输入受干扰前后的工作时序 ,见图 6。
图 6 GPS 时钟误差较大或有扰动时的时序
Fig. 6 Sequence of the GPS clock with large error
or being disturbed
从图 6 可以看出 ,在 GPS 接收机发出的 GPS
时钟受到扰动后 , GPS 时钟处理模块添补了 1 个
GPS 时钟 ,保证采样时钟依然得到精确同步。
4 工程应用举例
在广东鹤山沙坪 110 kV 数字化变电站中主变
差动保护的实现原理如图 7 所示。
图 7 广东沙坪变主变差动保护的实现
Fig. 7 Realization of transformer differential protection
in digital substation
对主变三侧进行高精度的同步采样是主变差动
保护正确动作的保证 ,一旦主变三侧的同步采样时
钟精度达不到要求 ,主变差动保护就可能发生误动。
广东鹤山沙坪变的 3 个主变差动保护从投入运行至
今 ,从未发生过因采样不同步而误动 ,由此也可证明
本文设计的同步采样时钟的高精度和高稳定性。
5 结语
本文通过分析同步采样时钟误差产生的原因 ,
采用 FPGA 基于查找表结构的逻辑实现和内部进
程并行处理的方式对 GPS 时钟信号进行快速处理 ;
利用晶振频率在短时间内的相对稳定性对由晶振偏
差所产生的同步采样时钟误差进行补偿 ;在 GPS 时
钟短时间内偏移较大或受到外部干扰时 ,利用 GPS
时钟与 U TC 误差之间呈正态分布的特性和晶振频
率在短时间内的相对稳定性 ,设计出一种通过添补
GPS 时钟以对同步采样时钟进行精确同步的方法 ,
保证了高稳定、高精度同步采样时钟的产生 ,从工程
应用角度提供了当前数字化变电站设计中所要求的
高稳定、高精度同步采样时钟 ,其精度能达到 1μs。
这种设计方法也同样适用于其他要求高稳定、高精
度同步采样时钟的场合。
设计的同步采样时钟已经成功应用于正在运行
的河北承德西地 110 kV 数字化变电站和广东鹤山
沙坪 110 kV 数字化变电站。
附录见本刊网络版 ( http :/ / www. aeps2info.
com/ aeps/ ch/ index. aspx) 。
参 考 文 献
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谢 黎 (1978 —) ,男 ,通信作者 ,工程师 ,主要研究方向 :
电力系统自动化设备硬件开发。E2mail : xiel @naritech. cn
黄国方 (1971 —) ,男 ,高级工程师 ,主要研究方向 :电力
系统自动化设备硬件开发。
沈 健 (1977 —) ,男 ,高级工程师 ,主要研究方向 :电力
系统自动化设备硬件开发。
Design of High Accuracy Synchronous Sampling Clock in Digital Substations
X I E L i , HUA N G Guof ang , S H EN J ian
(State Grid Electric Power Research Institute , Nanjing 210003 , China)
Abstract : High stability and accuracy synchronous sampling clocks are required in the realization of digital substations. The key
to meeting this requirement is to find a way to eliminate the errors of the synchronous sampling clock by effective
compensation. By analyzing the causes of generation of the GPS clock errors and using the GPS clock error distribution
characteristics , the relative stability of the frequency of the crystal oscillator within a short time , and the characteristics of the
high speed digital signal processing by FPGA , and aided by the corresponding measures , it has been possible to eliminate the
influence of the frequency deviation of the crystal oscillator on the sampling clock error and realize man2made incorporation of
one or more clocks should rather apparent deviation or perturbation occur within a short time , thereby guaranteeing accurate
synchronization of the sampling clocks and providing the design and application of the prevailing digital substations with a
highly stable and accurate design method for synchronous sampling clocks.
Key words : crystal oscillator ; digital substation ; clock net ; GPS clock ; synchronous sampling clock ; FPGA
(上接第 55 页 continued from page 55)
朱传柏 (1974 —) ,男 ,通信作者 ,博士研究生 ,主要研究
方向 :电力自动化技术及应用 ,以及信息技术在电力系统中
的应用。E2mail : zhucbs @yahoo. com. cn
郭创新 (1969 —) ,男 ,教授 ,博士生导师 ,主要研究方向 :
电力自动化技术及应用 , 智能信息处理技术及其在电力系
统中的应用。
曹一家 (1969 —) ,男 ,教授 ,博士生导师 ,主要研究方向 :
电力系统优化与控制 ,智能控制系统与决策 ,信息技术在电
力系统中的应用。
Hierarchical Fault Diagnosis Model of a Large2scale Power System Based on
Dispatch Integrated Information Platform
Z HU Chuanbai , GUO Chuang xin , CA O Yi jia
(Zhejiang University , Hangzhou 310027 , China)
Abstract : As faults occur in a large2scale power system , all relevant information is submerged in a large event and alarm
stream , which makes it very difficult to deal with fault diagnosis through the capability of a single intelligent system based on
individual application systems and single diagnostic means alone. This paper proposes a hierarchical fault diagnosis model of a
large2scale power system adopting multi2agent system technology and based on dispatch integrated information platform
(DIIP) . The results of case studies suggest that the proposed approach is effective and practicable.
This work is supported by National Natural Science Foundation of China (No. 50677062) , Program for New Century
Excellent Talents in University (No. NCET207207245) and Natural Science Foundation of Zhejiang Province (No. R107062) .
Key words : DIIP ; large2scale power system ; fault diagnosis ; multi2agent systems
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