频率合成器的设计
3. 方案设计与实现电路
3.1 引言
在现代电子学的各个领域，常常需要高精度且频率方便可调的信号源。尤其随着通信事业的发展，频道的分布日趋密集，更要求有高精度、高稳定度的通信频率。用常规的信号发生器无法满足这种要求，因此，人们提出了频率合成器的方案。
频率合成是指对一个高精度高稳定度的标准信号频率，经过一系列算术运算，产生有相同稳定度和精确度的大量离散频率的技术。
频率合成器有多种实现方法，其中利用锁相环的相位锁定特性，获得与基准频率成一定倍数的新频率的电路，称为锁相频率合成器。由于锁相环具有良好的窄带滤波特性，输出的波形纯净，并且在环路锁定后输出频率的温度稳定度和时间稳定度与基准频率相同。
3.2 锁相频率合成器的设计方案
3.2.1 方案设计
根据任务书的要求，我们翻阅了大量的资料，提出两套方案：
利用数字锁相环构成一种频率合成器。在单一频率合成器中是把VCO的输出信号反馈到鉴相器的支路中串接一个不变的分频器，那么就只能产生一种或几种频率信号。如果将固定分频器换成可变分频器，就可以产生一组不同频率的信号，增加可变分频数的话，输出频率数更多。其方框图见图1所示。
第二种方案和第一种相似，主要区别是在反馈支路中的可变分频器前再加一个固定分频比的前置分频器。如图3.2.2所示。
图3.2.2 具有前置分频的锁相环路
3.2.2 方案论证
与第一种方案相比，第二种方案虽然降低了加到可变分频器输入端的频率，却使鉴相器输入的频率降低，从而造成环路滤波器拟制泄漏的困难。如果不降低鉴相器输入频率，那么只有减小Nmax值，这又减少了输出离散频率数。较之第一种方案不可取。
经过方案制定及讨论后，我们决定采用第一种方案。是用锁相环CD4046实现的单环数字锁相频率合成器。单环锁相频率合成器的原理框图如图1所示。通常，由相对频率稳定度为10－6的晶体振荡器产生、经M倍分频后提供适当的基准频率。虚线框中的电路是频率合成器的核心部分锁相环，它由鉴相器、低通滤波器和压控振荡器等组成。系统输出信号的频率为fo＝（N／M）fi，改变分频比N或M，可方便地获得大量离散频率的输出信号。
设计根据任务书要求：能对晶体振荡器所产生的频率fi进行固定M分频（我们这里要分别实现800，400，200，100分频）；要求可变分频比N要在1——16之间变化；要求输出信号fo频率范围在8——1.1MHz之间；要求频率转换时间在1秒左右；要求频率稳定度要达到/日。
由图1可以看出，单环数字锁相频率和成器由四部分组成：① 晶振产生电路；② 固定分频电路；③ 锁相环路——包括鉴相器、低通滤波器和压控振荡器；④ 可变分频器电路。由晶振产生的标准频率信号经过固定分频器后可分成不同的频率信号输入锁相环，在锁相环内鉴相器将输入信号频率与压控振荡器（VCO）的输出信号进行比较，其输出信号经环路滤波器滤除高频分量和噪声后，得到VCO的控制信号，它使VCO的振荡频率向输入信号的频率靠拢，直到相等，且两信号的相位差为一固定值时，控制过程结束。此过程称为环路锁定。图中加入可变分频器可以改变锁相环的输出频率。用数据输入电路控制可变分频器的分频数N，可以得到更多的输出频率。
3.3 单元电路设计
3.3.1 晶振产生电路
晶体振荡源是产生一个标准频率信号的电路，是频率合成器设计的前提条件，所以要求其稳定度要高。晶振产生电路可以分为两种：一种是由LC振荡电路产生；一种是由集成晶体振荡器产生。根据设计要求，我们采用稳定度高的晶体振荡器来实现。如图3.2.3所示。
图3.2. 3 晶体振荡源电路
图中我们采用6.7MHz的集成晶体振荡器来实现，并用外加电阻和非门来滤除噪声，提高稳定度，使其可达到10-5数量级的稳定度。其中，非门是用六反相器74LS04芯片来实现的，它的逻辑式为：
3.3.2 固定分频（÷M）电路
由晶振产生的信号，由于频率单一且受到锁相环最高工作频率的限制，往往不能相匹配。为了使锁相环得到不同频率信号的输入，我们加入了分频电路。在本次设计中我们采用中规模十进制计数/分频器74LS90管来实现。74LS90管的功能介绍如下：
十进制计数/分频器74LS90的管角图如图3.3.1所示：
图3.3.1 74LS90管角图
说明：① R01、R02为置0端，R91、R92为置9端，它们对输出端的控制作用见真值表；
管脚5(VCC)、10(GND)分别为电源和地；
管脚14(CKA) 是二进制计数器的输入端，其输出由QA组成，可实现二分频；管脚1(CKB)是五进制计数器的输入端，其输出由QD、QC、QB组成(即不含 QA端)，即可实现五分频。
表3.1 74LS90的逻辑功能表
下图是异步计数器74LS90的逻辑电路图，它包含M=2和M=5两个独立计数器。其中CP1、CP2为时钟输入端，Ro1、Ro2和R91、R92是两组复位输入端，但是没有预置端。
从逻辑图看出，计数器具有如下功能：
① R91R92=0，Ro1Ro2=1时，计数；
② Ro1Ro2=0，R91R92=1时，计数器置为9，即QDQCQBQA=1001；
③ CP2=0，CP1输入时钟，QA输出，实现模2计数器；
④ CP1=0，CP2输入时钟，QDQCQB输入，实现模5计数器；
⑤ CP1输入时钟，QA输出接CP2，实现8421码十进制计数器；
⑥ CP2输入时钟，QD输出接CP1，实现5421码十进制计数器，即当模5计数器由100-->000时，QD产生一个时钟，使QA改变状态。
表3.2?? 74LS90异步计数器功能表
在本次设计中我们采用三片74LS90来实现对晶振产生的标准频率的800、400、200、100分频，具体可用两个串联十分频和一个八分频电路来实现。
十分频电路
根据74LS90的逻辑功能表，计数到10的时候，其四位输出端Q3、Q2、Q1、Q0的8421码的码值分别为1 0 1 0。此时我们就要使其归零，从新开始计数。因此采用反馈归零法：将Q3与Q1端分别接到置零端Ro1,Ro2端，并从Q2端输出，就可实现十分频。如图3.3.2所示：
图3.3.2 十分频电路
然后将两个十分频电路串联在一起，就可实现100分频的电路。次电路设计简单，易于实现，且输出信号稳定性好。如图3.3.3所示：
图3.3.3 100分频电路
八分频电路
与十分频的接法同理。当计数器计数到8的时候，74LS90管的四位输出端Q3、Q2、Q1、Q0的8421码值分别为1 0 0 0。此时，计数器归零，从新开始计数。根据反馈归零法，只要将Q3端接到置零端，从Q2端输出就可实现八分频电路。另外，Q1、和Q0端按计数逻辑可分别实现四分频和二分频。如下图所示：
图3.3.4 八分频电路
再与前面100分频相串联在一起，我们就分别实现了800、400、200和100分频电路。这种设计简单，方便，且硬件电路易于实现。如图3.3.5所示：
图3.3.5 800分频电路
3.3.3 锁相环路
锁相环部分是频率合成器设计的重点部分，它分别由鉴相器（PD），环路滤波器（LP）和压控振荡器（VCO）三个主要部分组成。锁相环路的基本工作原理我在前面已经介绍过了，这里不再熬述。在本次设计中，我们采用集成锁相环芯片CD4046来实现。CD4046是一阶锁相环，它不包括低通滤波器LP，是通过外接滤波器来实现。下面我将锁相环CD4046的基本工作原理介绍如下：
锁相环CD4046
图 3.3.6 CD4046内部电路原理框图
如图３.3.6是CD4046内部电路原理框图：主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，fout不一定是对称波形。对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。
对相位比较器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态，则1脚输出高电平。上述波形如图4所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。
CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。一般规定CD4046的最高频率为1。2MHz(VDD=15V)，若VDD<15V，则fmax要降低一些。CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。
输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同。
在本次实验中，我们只用到相位比较器Ⅱ，相位比较器Ⅰ没有用到。
环路低通滤波器电路
锁相环的外接低通滤波器我们采用最基本的阻容元件来实现。如图3.3.7所示：
此方案电路简洁，只用电容和电阻就可以实现，而且可以根据滤波范围的不同，很容易的改变滤波器的参数，并且滤波性能很好，输出波形失真小，噪声低，同CD4046的硬件连接方便。
3.3.4 可变分频（÷N）电路
可变分频电路我采用四位二进制可逆计数/分频器74LS191来实现。数据输入电路采用十六进制计数器74LS161来进行自动的计数。即可以实现自动的可变分频。现分别介绍如下：
四位二进制可逆计数/分频器74LS191
可逆计数器是可以进行加法计数也可以进行减法计数的计数器。同步二进制可逆计数器74LS191的逻辑图如图3.3.8所示。
图3.3.8 74LS191的逻辑图
图中/D为“加／减控制信号”:当/D=0时，实现二进制加法计数功能；/D=1时，做减法。S为为计数允许控制端。下面是74LS191的状态图和功能表。
表3.3 74LS191的功能表
图3.3.9 74LS191的状态图
74LS191功能介绍 ????191预置是异步的，当置入控制端LD为低电平时，不管时钟端CP状态如何，输出端 Q0﹏Q3即可预置或与数据输入端D0﹏D3相一致的状态。 ????191的计数是同步的，靠CP同时加在四个触发器上实现的。当计数器控制端CT为低电平时，在CD上升沿作用下Q0﹏Q3同时变化，从而消除了异步计数器中出现的计数。当计数方式控制为低电平时进行加计数；当U/D为高电平时进行减计数，只有在CP为高电平时，CT和U/D才可以跳变。 ????191有超前进位功能，当计数器上溢或下溢时，进位/错位输出端CO/BO输出一个宽度约为CP脉冲周期的高电平脉冲；行变时钟输出端RC输出一个宽度等于CP低电平部分的低电平脉冲。 ????利用RC端可级联成N位同步计数器。当采用CP控制时，则将RC接到后一段CT；当采用并行CT控制时，则将RC接到后一段CP。 ???CO/BO 进位输出/错位输出端
?CP 时钟输入端(上升沿有效)。 ???CT 计数控制端(上升沿有效)。 ????D0﹏D3 并行数据输入端。 ????LD 异步并行置入控制端(上升沿有效)。 ????Q0﹏Q3 输出端。 ????RC 行波时钟端输出端(上升沿有效)。 ????U/D 加/减计数方式控制
在设计中我们采用74LS191的进位/借位（CO/BO）端的输出脉冲来实现可变的N分频（16分频）。74191的cp脉冲由锁相环的压控振荡器的输出端提供。当74191的数据输入D3、D2、D1、D0在0000——1111之间变化时，进位/借位端就产生一系列的脉冲信号送到鉴相器的输入端，在鉴相器中与固定分频送入的信号进行比较，因此当相应的分频比N在16——1之间变化时就可产生16种频率信号。
2. 数据输入电路
74LS191的数据输入分别是四个高低电平的输入。这里，我们设计两个方案：
手动实现：分别用四个双选一开关，将每个开关的其中一端接逻辑高电平，一端接逻辑低电平，通过手工拨动来实现。如图3.3.10所示：
例如：若要送入数据为0 1 1 0，则将开关K0、K3置于低端，将K1、K2置于高端即可。此电路实现起来简单，但手工拨动比较麻烦。
图3.3.10 手动开关控制电路
（2）自动数据输入：我采用16进制计数器74LS161来实现0000——1111的16种状态的自动计数，并且计数的转换时间可以由输入的cp脉冲来控制。这里我采用输入cp脉冲为1Hz，则转换时间就为1秒。74LS161的逻辑功能及原理介绍如下：
二进制加法计数器74LS161如图3.3.11所示：
图3.3.11 74LS161管角功能图
①置数控制端：
当=0且无复位信号时，可以从输入端输入一个任意数并保持在芯片中,以后计数将从此数开始,此数称为预置数。如输入数1001，计数器将按下面的方式循环：
②工作状态控制端EP和ET：
当无预置数且无异步复位时，若ET=0，则电路保持原态且无进位，当ET=1时，若EP=0，则电路保持原态且有进位，若EP=1，电路为计数状态。表3.4为74LS161的功能表。
表3.4 74LS161的功能表
频率合成器的设计.doc
