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本科毕业设计-FPGA控制的RS232数据收发器设计，共17页。共6927字符数，附开题报告、任务书、论文正文、答辩PPT、中英外文翻译
一、毕业设计的要求和内容
本课题要求设计一个基于FPGA控制的RS232串行通信收发设备。将在FPGA中保存的数据发送到上位机或其他设备。数据容易大于1024字节（如果采用外部存储器，要求数据宽度为16b,相当于2048字节）。电平变换采用外部器件，如MAX232E,其他要求：
1、波特率可以设定（如果时间充裕，设计成自动识别波特率）。
2、按2s为周期发送数据。
3、可以接收来自串口的指令（指令自定义）。在接收到串口指令时，可以发送全部，或指定地址区间的数据。发送完成后进入周期发送方式。
4、实物大小没有特殊要求。至少完成原理性的设计。
二、毕业设计图纸内容、张数及要求
1、完整的电路原理图一份（如果不能看清使用多张打印）；
2、程序流程图或状态图；
3、印制板图一张。
以上图纸专门作为附件放在附录中。因说明原理的需要在文章内插图尽可能分功能区。

中英文翻译 Numbers and Displays(数字编码及显示)
摘 要 ：目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。
本次设计以FPGA芯片为核心，辅以必要的外围电路，设计一个FPGA控制的RS232数据收发器，自定波特率，且可对上位机指令做出相应响应。

关键词：FPGA, RS232,

FPGA CONTROL RS232 DATA TRANSCEIVER

Abstract：At present by the hardware description language (Verilog or VHDL) complete circuit design, may pass through simple integrated and layout, the rapid replication to test the FPGA, modern IC design verification is the mainstream technology. These can edit component can be used to achieve some basic logic gate circuits (such as AND, OR, XOR, NOT), OR more complex some combination of functions such as decoder OR mathematical equations. In most of the FPGA inside, these can edit the components include memory components such as the trigger (Flip-flop) or other more complete memory blocks.
The design for the FPGA chip as the core, with the necessary peripheral circuit, design a FPGA control RS232 data transceiver, since set baud rate, and instructions to the upper machine makes the corresponding response.

Keywords : FPGA, RS232,

目 录

摘 要 ： II
Abstract： II
第一章 绪论 1
1.1 选题的依据及意义 1
1.2 国内外研究现状及发展趋势 1
1.3 本课题研究内容 2
第二章 FPGA控制的RS232数据收发器的分析与设计 3
2.1 设计要求 3
2.2 整体方案的设计 3
2.3 器件的选择 3
2.3.1芯片的选择方案和论证 3
2.3.2 电平变换器件选择 3
2.3.3 供电部分的选择方案和论证 4
2.4 电路设计最终方案决定 4
第三章 系统的硬件设计与实现 5
3.1硬件设计框图 5
3.2 FPGA主芯片介绍 5
3.3 MAX3232介绍 7
第四章 软件设计 9
4.1主程序流程图 9
结论 9
附录一：电平转换部分原理图 12
附录二：电平转换部分PCB图 12
附录三：开版自制FPGA开发板PCB图 13