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基于CPLD/FPGA的串行通信接口项目报告
1.项目基本要求
串行通信接口项目在实验板上构成一个全双工的串行通信接口，用户利用这个串行接口，可以与PC机或其它设备进行串行通信，并可以设置串行通信的格式。
该系统用5个数码管（一个单独的数码管和一个4位数码管）显示串行通信的格式，比如串行通信的波特率是9600，8位数据位，校验方式为偶校验，则数码管显示为“E 96-8”。
当系统处于工作状态时，如果收到串行数据，则把该数据显示在LED发光管上，如果接收到的数据有错误（包括奇偶校验错误和帧错误），则让蜂鸣器发出响声。
系统的状态分成工作状态和设置状态：
1.在工作状态下，进行串行通信, 若用户按下K1按键，则把拨码开关上的数据发送出去。
2.在设置状态下，进行通信格式的设置, 在工作状态下，如果用户按下K2按键，进入设置状态，首先设置进行校验方式的设置：这时单独的数码管闪烁显示，若用户按下K3按键可以改变校验方式（共有O、E、n三个取值）。
在此过程中，如果用户再次按下K2按键，可以进行波特率的设置：这时4位数码管的高两位闪烁，若用户按下K3按键可以改变波特率（共有96、48、24、12四个取值）。
在此过程中，如果用户再次按下K2按键，可以改变数据位位数：这时4位数码管的最低位闪烁，用户按下K3按键可以改变数据位的位数（共有8、7、6、5四个取值）。
在此过程中，如果用户再次按下K2按键，则系统又回到工作状
目录
1.项目基本要求 3
2.主模块设计分析 3
2.1.主模块的基本构成 3
2.1.1.时钟模块的I/O信号 4
2.1.2.控制模块的I/O信号 4
2.1.3显示模块的I/O信号 4
2.1.4收发模块的I/O信号 4
2.2.主模块的逻辑框图 5
3.时钟模块设计分析 5
3.1.时钟模块的基本构成 5
3.2.时钟模块的逻辑框图 6
4.控制模块设计分析 6
4.1.控制模块的基本构成 6
4.1.1.数据分配器的逻辑功能 6
4.1.2.译码器1的逻辑功能 6
4.1.3.译码器2的逻辑功能 7
4.1.4.译码器3的逻辑功能 7
4.1.5.译码器4的逻辑功能 7
4.2.控制模块的逻辑框图 7
5.显示模块设计分析 8
5.1.显示模块的基本构成 8
5.2.显示模块的逻辑框图 8
6收发模块设计分析 8
6.1.收发模块的基本构成 8
6.2.收发模块的逻辑框图 8
6.3.串行通信接口项目发送模块设计分析 9
6.3.1.发送模块的I/O信号 9
6.3.2.发送模块的基本构成 9
6.3.3.发送模块的逻辑框图 10
6.4发送控制模块设计分析 10
6.41发送控制模块的基本构成 10
6.5发送控制模块的逻辑框图 11
6.51译码器1的逻辑功能 11
6.52译码器2的逻辑功能 11
6.6串行通信接口项目发送移位寄存器模块设计分析 11
6.61发送移位寄存器模块的基本构成 11
6.62 发送移位寄存器模块的逻辑框图 12
6.7串行通信接口项目接收模块设计分析 12
6.71 接收模块的I/O信号 12
6.72 接收模块的基本构成 12
6.73 10位移位寄存器模块的I/O信号 13
6.74 3位移位寄存器模块的I/O信号 13
6.75 判多模块的I/O信号 13
6.76接收控制模块的I/O信号 13
6.77 接收模块的逻辑框图 14
6.8串行通信接口项目接收控制模块设计分析 14
6.81接收控制模块的基本构成 14
6.82接收模块的逻辑框图 14
6.83格雷码计数器的逻辑功能 15
6.84译码器的逻辑功能 15
6.85数据选择器1的逻辑功能 15
6.86数据选择器2的逻辑功能 16
7.项目总结