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3份华南理工大学《数字系统设计》期末考试试卷及答案
华南理工大学2006期末考试《 数字系统设计 》A试卷
简答题（共25分，每题5分）
简述产生固有延时和传输延时的原因。
在VHDL中，可以使用并行和顺序语句编写VHDL模型，解释“并行”和“顺序”在这里的含义，并分别举例加以说明。
简述功能仿真和时序仿真的区别。
从逻辑设计转换成电路实现的物理设计过程中，迭代是一类很有用的技术。其具体含义是什么？常用的迭代技术有哪几种？它们各自的优缺点是什么？
用图示法描述一般时序系统的模型，并作简要说明。
根据下述VHDL程序段，画出相应的逻辑示意图（共20分，每题5分）。
1、Process( gate, a, b)
Begin
if (gate=‘1’) then
q<=a and b;
end if;
End process ;
......
华南理工大学2006期末考试《 数字系统设计 》B试卷
一 简答题 （每题答案文字量不超过200个字，共30分）
在用VHDL语言描述数字电路系统时，经常会用到信号和变量，它们的区别在那里？
VHDL语言的特点是什么？从抽象的层次而言，VHDL语句可分成几个大类？具体类别是什么？
简述功能仿真和时序仿真的区别。
从逻辑设计转换成电路实现的物理设计过程中，迭代是一类很有用的技术。其具体含义是什么？常用的迭代技术有哪几种？它们各自的优缺点是什么？
5．参考图(a)，简述ASM图与一般程序流程图之间的主要区别。具体说明该图所描述的时序功能。说明图（b）、（c）的区别。
二、 改错题。（20分）
1、下面是要产生某电路VHDL语言部分描述，请问描述的是什么电路？为什么？如要产生一个二路选择器，如何修改？（10分）
Process (clk,a,b)
Begin
if clk=‘1’ then
y<=a;
end if;
End process;
......
华南理工大学20068期末考试《 数字系统设计 》B试卷
一．选择题(每小题2分，共16分)
1. 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是(? ? )
A. CPLD即是现场可编程逻辑器件的英文简称；
B. CPLD是基于查找表结构的可编程逻辑器件；
C. 早期的CPLD是从GAL的结构扩展而来；
D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；
2. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是( )
A. if clk'event and clk ='1'? then ...;
B. if falling_edge(clk) then ...;
C. if clk'event and clk ='0' then ...;
D. if clk'stable and not clk ='1'? then ...;
3. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是( )
A. ?PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动；.
B. 敏感信号参数表中，应列出进程中使用的所有输入信号；
C. 进程由说明部分、结构体部分、和敏感信号参数表三部分组成；
D. 当前进程中声明的信号也可用于其他进程
4. 基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：(? )
A. 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试
B. 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试；
C. 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试
D. 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试。
5. 关于综合，从输入设计文件到产生编程文件的顺序正确的是：( )
A．逻辑综合 → 高层次综合 → 物理综合；
B. 高层次综合 → 逻辑综合 → 物理综合；
C. 物理综合 → 逻辑综合 → 高层次综合；
D. 高层次综合 → 逻辑综合 → 时序综合；
......