您现在正在浏览:首页 > 论文 > 电子电工 > 毕业设计-基于ISP技术及VHDL语言的数字电子钟设计

免费下载毕业设计-基于ISP技术及VHDL语言的数字电子钟设计

  • 资源类别:论文
  • 资源分类:电子电工
  • 适用专业:电子技术
  • 适用年级:大学
  • 上传用户:独家90boy
  • 文件格式:word
  • 文件大小:76.32KB
  • 上传时间:2010-3-13 5:19:55
  • 下载次数:0
  • 浏览次数:185

安全检测:瑞星:安全 诺顿:安全 卡巴:安全

资料简介
毕业设计 基于ISP技术及VHDL语言的数字电子钟设计 共54页,16132字。
目 录
摘要及关键词………………………………………………………………1
第1章 绪论………………………………………………………………1
第2章 器件结构…………………………………………………………
2.1 ispLSI1032E器件内部结构介绍
第3章 用VHDL语言设计数字电子钟
3 .1 计数器的基本原理
3 .2 计数器的VHDL实现
3 .3 数字电子钟的VHDL语言设计:
3.3.1 8分频计数器模块CBU8
3.3.2 60进制计数器模块COUNT60
3.3.3 12进制计数器模块COUNT12
3.3.4 电路原理图
第4章 用ABEL-HDL语言设计数字电子钟
4 .1 系统设计与方案论证
4 .2 系统功能描述
4. 3 设计
4.3.1 时钟分频模块
4.3.2 状态控制模块
4.3.3 计数器模块
4.3.4 报时报警模块
4.3.5 置零模块
第5章 译码显示
第6章 设计总结
参考文献
致谢
摘要及关键词
摘 要:本文在ISP Synario System 开发系统环境下运用VHDL硬件描述语言和ABEL-HDL语言及电路原理图混合输入方式的基础上,设计一个能够显示小时,分钟和秒,具有小时和分钟调整功能的数字电子钟。这次毕业设计主要以可编程器件ispLSI1032E器件为设计核心单元,利用两种硬件描述语言ABEL_HDL和VHDL对其进行编程,实现多功能数字电子钟的设计。设计过程中还使用了计数器和分频器,实现对数字电子钟的进制计数,其中要使用到2个6进制计数器和4个10进制计数器,分别对分钟、秒、毫秒进行计数。分频器对标准频率进行分频产生系统所需的100Hz频率,利用硬件描述语言即可实现。基于以上的器件和语言即可完成对数字秒表的设计。
关键词:数字电子钟,VHDL,ABEL-HDL,ispLSI1032E。
资料文件预览
共1文件夹,1个文件,文件总大小:463.50KB,压缩后大小:76.32KB
  • 毕业设计-基于ISP技术及VHDL语言的数字电子钟设计
    • Microsoft Word文档基于ISP技术及VHDL语言的数字电子钟设计.doc  [463.50KB]
下载地址
资料评论
注意事项
下载FAQ:
Q: 为什么我下载的文件打不开?
A: 本站所有资源如无特殊说明,解压密码都是www.xuehai.net,如果无法解压,请下载最新的WinRAR软件。
Q: 我的学海币不多了,如何获取学海币?
A: 上传优质资源可以获取学海币,详细见学海币规则
Q: 为什么我下载不了,但学海币却被扣了?
A: 由于下载人数众多,下载服务器做了并发的限制。请稍后再试,48小时内多次下载不会重复扣学海币。
下载本文件意味着您已经同意遵守以下协议
1. 文件的所有权益归上传用户所有。
2. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
3. 学海网仅提供交流平台,并不能对任何下载内容负责。
4. 下载文件中如有侵权或不适当内容,请与我们联系,我们立即纠正。
5. 本站不保证提供的下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
返回顶部