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毕业论文 通用存储器控制接口设计,共37页,16266字。
摘 要
同步动态随机存储器SDRAM凭借其集成度高、功耗低、可靠性高、处理能力强等优势成为最佳选择。但是SDRAM却具有复杂的时序，为了降低成本，所以采用目前很为流行的EDA技术，选择可编程逻辑器件中广泛使用的现场可编程门阵列FPGA，使用硬件描述语言VHDL，遵循先进的自顶向下的设计思想实现对SDRAM控制器的设计。
本论文主要研究了EDA技术的发展和EDA设计流程，以及SDRAM的存储体结构、主要控制时序和基本操作命令，并通过硬件描述语言VHDL在软件平台Max+plusⅡ上得到仿真波形。本论文的重点是研究SDRAM工作时序：NOP,读操作，写操作，刷新，预充电等，从而有效地实现SDRAM控制器。
本论文完整论述了控制器的设计原理和具体实现。从仿真的结果来看，本控制器无论从结构上，还是软硬件上设计均满足了工程实际要求。
关键词：同步动态随机存储器；FPGA；VHDL；SDRAM控制器
目 录
1 引 言 1
2 EDA简介及FPGA设计流程 2
2.1 EDA概述 2
2.2 EDA的应用 2
2.3 FPGA设计流程 2
2.3.1 设计输入 2
2.3.2 设计综合 3
2.3.3 仿真验证 3
2.3.4 设计实现 3
2.3.5 时序分析 4
2.3.6 下载验证 4
3 软件平台 6
3.1 FPGA编程语言VHDL简介 6
3.2 可编程逻辑器件集成开发环境MAX+plusII使用简介 7
4 SDR SDRAM及其控制器 8
4.1 SDRAM简介 8
4.2 SDRAM内存模组与基本结构 8
4.2.1 物理BANK 8
4.2.2 芯片位宽 8
4.3 SDRAM芯片内部结构 9
4.3.1 逻辑BANK与芯片位宽 9
4.3.2 内存芯片的容量 10
4.3.3 与芯片位宽相关的DIMM设计 10
4.3.4 SDRAM的引脚与封装 10
4.4 SDRAM控制器 11
4.5 SDRAM控制器命令接口 13
4.5.1 NOP命令 14
4.5.2 读命令 14
4.5.3 写命令 15
4.5.4 刷新命令 16
4.5.5 预充电 17
4.5.6 LOAD_MODE 命令（模式装入） 18
4.5.7 LOAD_REG1 命令（寄存器1装入） 19
4.5.8 LOAD_REG2命令 20
4.6 SDRAM器件初始化和SDR SDRAM控制器配置 20
5 硬件架构 21
5.1 控制接口模块 21
5.2 命令模块 22
5.3 数据通路模块 23
5.4 仿 真 25
5.5.1 数据吞吐率 29
5.5.2 性 能 29
6 结 论 30
致 谢 31
参考文献 32