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沈阳理工大学毕业设计 基于FPGA的数字复接分接技术的设计，共87页，33880字。
摘要
本文主要利用FPGA完成4路同步话音的复接与分接过程，四路低速语音信号通过外围电路进入FPGA芯片，在FPGA芯片内部首先将四路PCM信号通过定时单元、调整单元和复接单元将其变为一路串行高速数字码流，在数字分接部分将这一路高速数字码流通过同步单元、定时单元、分接单元和恢复单元将恢复出四路低速数字码流。实现数字话音终端功能。
该设计过程采用TOP-DOWN（自顶向下）的设计方法，系统顶层设计包括子系统功能分配、内部功能模块的连接和对外的接口关系，采用原理图输入；下层设计主要描述模块内部的实际功能和具体实现形式，采用原理图和硬件描述语言（VHDL）混合输入；底层完成具体逻辑功能的描述，采用VHDL 语言输入。
本系统复接模块，帧同步模块，位同步模块，分接模块都利用Altera公司的Quartus II工具完成了该设计的行为仿真、布局布线仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。
关键词：FPGA；VHDL；复接；分接；帧同步

目录
摘要 I
Abstract II
目录 III
第1章 绪 论 1
1.1 引言 1
1.1.1概述 1
1.1.2数字复接技术的发展 1
1.1.3复接系统的研究现状 1
1.2　FPGA/CPLD的概述 2
1.3 Altera Quartus II开发软件及设计流程 3
1.4 VHDL 硬件描述语言 4
1.4.1 VHDL概述 4
1.4.2 FPGA器件简介 4
1.5 CPLD/FPGA编程与配置 8
1.5.1 CPLD/FPGA编程与配置的概念 8
1.5.2 Altera公司的ByteBlaster和JTAG并行下载电缆 8
1.6 ASIC的设计流程 9
1.7 本论文主要完成的部分 9
第2章 数字复接器 10
2.1 数字复接原理 10
2.1.1 数字复接的基本概念 10
2.1.2 数字复接的基本方式及方法 11
2.1.3 数字复接体系原理 12
2.2 同步复接器的VHDL建模和设计方案一 13
2.2.1 四路同步复接器的原理框图模型 13
2.2.2 四路同步复接器的VHDL建模 15
2.2.3 四路同步复接的GDF总框图 21
2.2.4 四路同步复接器系统的时序仿真 22
2.3 同步复接器的VHDL建模和设计方案二 22
2.3.1 复接器框图方案二 23
2.3.2 复接器框图方案二仿真波形 24
第3章 同步技术与VHDL设计 24
3.1 位同步方案1 24
3.1.1 位同步 24
3.2 位同步方案2 28
3.2.1 引言 28
3.2.2 位同步时钟提取方案的原理 28
3.3.3 设计实现 29
3.3.4 本设计方案性能 32
3.3.5 结束语 33
3.3 帧同步 33
3.3.1 概述 33
3.3.2 连贯式插入法帧同步 33
3.3.3 帧同步信号提取的VHDL建模与设计 34
3.3.4 帧同步系统的性能分析 44
第4章 数字分接器 44
4.1 数字分接器原理 44
4.1.1 数字分解器原理框图 44
4.1.2 位同步时钟信号的提取 45
4.1.3 帧同步信号提取 45
4.1.4 时序信号恢复 45
4.1.5 解复用（分接）过程 46
4.2 同步分接器的VHDL建模 47
4.2.1 系统功能要求 47
4.2.2 四路同步分接器的功能框图模型 48
4.3 同步分接器的VHDL设计 48
4.3.1 各部分功能模块的原理图 49
4.3.2 四路分接总的GDF框图 56
4.3.4 四路分接总的时序仿真 57
第5章 数字复接分接组合总框图 58
5.1 数字复接分接组合总框图 58
5.2 复接模块与帧模块和分接模块的组合 59
5.3 本设计方案性能 61
5.4 本设计方案经验总结 61
5.5 结束语 62
致谢 63
参考文献 64
附 录 65
附录A：各逻辑单元VHDL描述程序 65
附录B：英文资料 76
附录C：中文翻译 80