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毕业设计-基于FPGAHDL数字时钟设计及仿真，共28页，12645字，附VHDL源程序
摘    要
VHDL硬件描述语言，是一种用软件来实现硬件的快速的电路设计工具。相对于传统的电子系统设计方法来说，它具有修改方便 、容易调试、设计周期短、成本低等优点。数字钟是用VHDL语言设计的，其包括数字钟时间计数及显示电路、数字钟时间调整设定电路、按键除抖动电路、七段动态扫描驱动显示驱动电路4个模块。按键除抖动电路包含整形电路和微分电路。数字钟具有正常计时和时、分、秒调整功能。最后应用MAX+PLUS II 10.0进行了编译和仿真，验证了电路的正确性。

目  录
摘 要……………..(1)
前 言....(2)
第一章 数字时钟的设计原理………...(3)
第二章 数字时钟的电路设计......(4)
2.1  生成1 Hz时钟信号模块…    ….....(4)
2.2  24进制计数器和60进制计数器..(5)
2.3  工作状态控制模块(6)
2.4  计时模块………........(8)
2.5  生成扫描信号模块……………..……….………..…..(9)
2.6  选择显示数据及译码模块…….…………….……...(10)
2.7  结果显示模块…….…(12)
2.8  按键消除抖动电路设计………..………….……………..…………(16)
2.9  仿真结果………….….….…………..(19)
第三章 电路测试……………....(21)
结 论 ……………..…………..……...………...(22)
参考文献..………(23)
致 谢.…….………..……...…….(24)
附 录……….....(25)
源程序….….……(25)