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免费下载VerilogHDL设计练习

  • 资源类别:试卷
  • 资源分类:电子电工
  • 适用专业:VerilogHDL设计
  • 适用年级:大学
  • 上传用户:huan5066
  • 文件格式:word
  • 文件大小:101.15KB
  • 上传时间:2009-6-7 23:20:04
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资料简介
VerilogHDL设计练习
练习一.简单的组合逻辑设计
练习二. 简单时序逻辑电路的设计
练习三. 利用条件语句实现较复杂的时序逻辑电路
练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别
练习五. 用always块实现较复杂的组合逻辑电路
练习六. 在Verilog HDL中使用函数
练习七. 在Verilog HDL中使用任务(task)
练习八. 利用有限状态机进行复杂时序逻辑的设计
练习九.利用状态机的嵌套实现层次结构化设计
练习十. 通过模块之间的调用实现自顶向下的设计
资料文件预览
共1文件夹,1个文件,文件总大小:213.50KB,压缩后大小:101.15KB
  • VerilogHDL设计练习
    • Microsoft Word文档VerilogHDL练习题目.doc  [213.50KB]
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