课程设计-基于CPLD的VHDL语言数字钟（含秒表）设计
- 资源类别：论文
- 资源分类：电子电工
- 适用专业：应用电子
- 适用年级：大学
- 上传用户：blake007
- 文件格式：word
- 文件大小：96.40KB
- 上传时间：2008-11-5 23:42:18
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资料简介
课程设计 基于CPLD的VHDL语言数字钟（含秒表）设计，共14页，3134字
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。
资料文件预览
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- 课程设计-基于CPLD的VHDL语言数字钟（含秒表）设计
2007123122585410300.doc [182.50KB]
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