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免费下载实验论文-基于FPGA的数字秒表的VHDL设计

  • 资源类别:论文
  • 资源分类:电子电工
  • 适用专业:电子技术
  • 适用年级:大学
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  • 文件格式:word
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  • 上传时间:2008-5-12 18:06:22
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资料简介
实验论文 基于FPGA的数字秒表的VHDL设计
一、试验目的:
数字秒表的逻辑结构比较简单,它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲,除此之外,整个秒表还需要一个启动信号和一个归零信号,以便能够随时启动及停止。
数字秒表有六个输出显示,分别为百分之一秒,十分之一秒、秒、十秒、分、十分,所以共有6个计数器与之对应,6个个计数器全为BCD码输出,这样便于同时显示译码器的连接。当计时达60分钟后,蜂鸣器鸣响10声。
二、结构组成:
1、四个十进制计数器:用来分别对百分之一秒、十分之秒、秒和分进行计数;
2、两个6进制计数器:用来分别对十秒何时分进行计数;
3、分频器:用来产生100Hz的计数脉冲;
4、显示译码器:完成对显示译码的控制。
.....
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  • 实验论文-基于FPGA的数字秒表的VHDL设计
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