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《VHDL语言》课程设计报告 四路抢答计时器，正文共18页，6349字。
第1章 课程设计概述
1.1设计目的
本次设计的目的就是在掌握MAX+plus II实验开发系统的初步使用基础上，了解并掌握VHDL硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VHDL 程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL 设计电子系统的流程和方法，加强和培养自己对电子系统的设计能力。任务是通过二周的时间，基本掌握EDA的基本方法，熟悉一种EDA软件（MAX+plus II），并能利用EDA软件设计一个电子技术综合问题。通过学习的VHDL语言结合电子电路的知识理论联系实际，掌握所学的课程知识，学习基本单元电路的综合设计应用通过对四路抢答计时器的设计，巩固和综合运用所学的课程，摆脱一维的思维模式，以多维并发的思路来完成VHDL的程序设计。目前市场上已有各种各样的抢答器, 但绝大多数是早期设计的, 以模拟电路、数字电路或者模拟电路与数字电路相结合的产品。这部分抢答器已相当成熟, 但功能越多的电路相对来说就越复杂, 且成本偏高, 故障高, 显示方式简单( 有的甚至没有显示电路) , 无法判断提前抢按按钮的行为, 不便于电路升级换代。而与非门和非门后的反馈信号的高电平作为解锁存，用555定时器的模型来倒计时，同时以脉冲信号来控制加法器和减法器来控制抢答过程中的计分，应用二极管和数码显示管为主要部件来设计扫描显示器则降低了其复杂性、高故障性以及显示方式简单的问题。通过课程设计深入理解VHDL语言的精髓和掌握运用所学的知识，达到课程设计的目标。
1.2 设计内容
通过VHDL程序设计一个4人参加的智力竞赛抢答计时器，当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。
电路具有回答问题时间控制功能。要求回答问题时间小于等于100s(显示为0~99)，时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。
要完成以上功能，所用的的程序分为七大模块：
1. 实现按键抢答与复位的模块LXL；
2. 产生数码管片选信号的模块SEL；
3. 能在任一选手按下按键后锁存，锁存的同时送出ALM信号，实现声音提示的锁存器模块，命名为LOCKB；
4. 将抢答的结果转换为二进制数的模块CH41A；
5. 对应数码片选信号，送出需要显示的信号的模块CH31A；
6. 模块COUNT，它实现答题计时器的倒计时功能，在计满100s后送出声音提示；
7. 模块DISP，它是七段译码器，驱动数码管。
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